Tối ưu hóa diện tích, độ trễ và công suất tiêu thụ trong quy trình thiết kế chip cấp độ khối sử dụng công cụ ICC2

Tối ưu hóa diện tích, độ trễ và công suất tiêu thụ trong quy trình thiết kế chip cấp độ khối sử dụng công cụ ICC2: Đồ án tốt nghiệp ngành Công nghệ kỹ thuật điện tử, viễn thông/ Hoàng Thanh Sang; Trương Quang Phúc (Giảng viên hướng dẫn)--TP. Hồ Chí Minh: Trường đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh, 2024
Call no.: KĐĐ-41 621.38152 H678-S225
Bạn đang xem trang mẫu tài liệu này.