Tài liệu Thư viện số

Danh mục TaiLieu.VN

THIẾT KẾ BỘ LỌC PHẦN TỬ XỬ LÝ TÍN HIỆU TRÊN NỀN CÔNG NGHỆ FPGA

Phương pháp bộ lọc phần tử là một trong những phương pháp tốt nhất để giải quyết vấn đề
tìm trạng thái ước lượng của các hệ thống phi tuyến và được sử dụng rộng rãi trong lĩnh vực xử lý tín hiệu. Mục đích chính của bài báo đề cập đến việc thiết kế bộ lọc phần tử sử dụng thuật toán SIR để ước lượng trạng thái của các hệ thống giả lập và sử dụng tiêu chuẩn RMSE để đánh chất lượng của bộ lọc. Quá trình thiết kế bộ lọc phần tử được thực hiện trên Matlab và trên FPGA Virtex-II Pro. Kết quả thu được từ mô phỏng cho thấy bộ lọc phần tử ước lượng chính xác và hiệu quả trên FPGA.

Từ khóa: bộ lọc phần tử, Xilinx AccelDSP, hệ thống động, bộ lọc Bayes, FPGA Virtex-II Pro

7 p ovanketv4 28/06/2017 489 2

Bạn đang xem trang mẫu tài liệu này.
Bình luận