Tài liệu Thư viện số
- UTE. Thông tin -Thư viện (413 )
- UTE. Giáo trình 65 Năm (370 )
- UTE. Kỷ yếu hội thảo (8 )
- UTE. Tạp chí (51 )
- UTE. Luận văn, Luận án (2701 )
- UTE. Báo cáo, Đồ án (6523 )
- UTE. Báo cáo NCKH (1309 )
- UTE. Ngành Luật (53 )
- UTE. Thông tin Tuyển sinh (50 )
- Cơ khí chế tạo máy (2801 )
- Giáo trình, TL học tập (1355 )
- Tài liệu theo CTĐT (0 )
- Điện - Điện tử (4614 )
- Cơ khí động lực (1309 )
- Xây dựng - Kiến trúc (3643 )
- CN Thực phẩm - Môi trường (1191 )
- Công nghệ thông tin (3886 )
- Kinh tế - Quản lý (5021 )
- CN In - Truyền thông (410 )
- CN May - thời trang (876 )
- Nghệ thuật - Ẩm thực (1698 )
- Nông - Lâm - Ngư Nghiệp (1387 )
- Y học - Sức khỏe (932 )
- Khoa học xã hội (5156 )
- Lịch sử - Địa lý - Du lịch (520 )
- Khoa học tự nhiên (3341 )
- Văn học (2598 )
- Ngôn ngữ (4549 )
- Thể loại khác (1395 )
- Kỹ thuật - Khoa học ứng dụng (400 )
Danh mục TaiLieu.VN
- Mẫu Slide Powerpoint
- Luận Văn - Báo Cáo (344720)
- Kinh Doanh Marketing (65512)
- Kinh Tế - Quản Lý (48934)
- Tài Chính - Ngân Hàng (55898)
- Công Nghệ Thông Tin (142209)
- Tiếng Anh - Ngoại Ngữ (47066)
- Kỹ Thuật - Công Nghệ (134345)
- Khoa Học Tự Nhiên (107174)
- Khoa Học Xã Hội (82451)
- Văn Hoá - Nghệ Thuật (54408)
- Y Tế - Sức Khoẻ (173915)
- Nông - Lâm - Ngư (62504)
- Kỹ Năng Mềm (29016)
- Biểu Mẫu - Văn Bản (27610)
- Giải Trí - Thư Giãn (51994)
- Văn Bản Luật (198854)
- Tài Liệu Phổ Thông (402015)
- Trắc Nghiệm Online (213578)
- Trắc Nghiệm MBTI
- Trắc Nghiệm Holland
Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM
Trong luận văn này, người thực hiện sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit Carry Look Ahead. Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt được mức tiêu thụ năng lượng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ.
Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS
22 p ovanketv4 14/06/2016 549 13
Bạn đang xem trang mẫu tài liệu này.
Phát triển bởi Thư viện số
